PG电子,PG电子官网,PG电子注册,PG电子送彩金,PG电子爆分平台,pg电子app,pg电子下载,pg娱乐在现代电子系统中，,数字电子系统所占的比例越来越大，,现代电子系统发展的趋势是数字化和集成化，。在数字逻辑电路设计中，,分频器是一种基本电路，,通常用来对某个给定频率进行分频，,得到所需的频率，。整数分频器的实现非常简单，,可采用标准的计数器，也可以采用可编逻辑器件设计实现，。但在某些场合下，,时钟源与所需的频率不成整数倍关系，,此时可采用小数分频器进行分频。
在数字电路系统设计中 , 通常需要各种频率的时钟脉冲 ,如果每需要一个时钟脉冲,就设计一个振荡电路或安装一个晶振, 这必然会造成电路的复杂和成本的提高。为此, 在实际的电路设计中,经常使用现成的时钟信号源, 经分频得到所需的频率。对于整数分频的实现较为简单 ,通常由计数器或计数器的级联构成 。但对半整数分频的实现较为困难,本设计的思想是: 设计一个模 N 计数器, 再设计一个脉冲扣除电路, 每来 N - 1 个脉冲扣除一个脉冲,即可实现分频系数为 N - 0. 5 的分频器。脉冲扣除电路由异或门和一个 2 分频器构成。在半整数分频器原理的基础上 , 对异或门设置一个选通参数[ SEL] ,通过对异或门和计数器计数状态值的控制 ,实现同一个电路完成半整数及整数分频 ,如图 1所示。当[ SE L] 为 1 时 , 实现半整数分频, f outclk =1N - 0. 5 f inclk ; [ SEL] 为 0 时 , 实现整数分频 , f ou tclk =1Nf inclk 。因此, 在程序中设置了两个参数: N 和[ SEL] , 只要改变这两个参数的值, 即可实现多种不同的半整数及整数分频。当 N 值确定后, 就可实现N 分频或 N - 0. 5 分频, 而到底是实现哪一种分频则取决于[ SEL] 的状态 ,当[ SEL] 为 0 时 ,实现 N 分频,当[ SEL] 为 1 时, 实现 N - 0. 5 分频。 N 的取值范围是 1 ～ 255 ,因此可以实现 1. 5 、2 、2. 5 ～ 254. 5 、255 等共 508 种分频电路。如果增加模 N 计数器的计数宽度 ,则可实现更多的分频电路, 每增加一位 ,则可构成的分频电路增加一倍。当然, 计数器位数的增多也会增加资源的开支, 因此不提倡盲目增加计数器的位数
原理图需要三个模块 : 异或门控制电路、模 N 计数器、2 分频电路, 三个模块按照一定的关系连接起来即可得到所需的半整数及整数分频器 。异或门控制电路和模 N 计数器采用 VH DL 硬件描述语言的输入方式, 2 分频电路采用常用的 D 触发器 2 分频电路, 顶层设计采用原理图输入方式
以下是异或门控制电路的 VH DL 程序设计 。S EL 设置为参数,当它为 0 时 , c=a b ,实现半整数分频 ; [ SEL] 为 1 时, c =b , 实现整数分频
模 N 计数器由复位端 reset 、计数允许端 en 、时钟端 clk 等三个输入端以及输出端 count_ m sb 组成 。输出端 count_ m sb 是 N 进制计数器输出信号端 count 的最高有效位 ,它随 N 的取值不同而选择count 的其中一位
根据原理图的连接关系 , 用图形输入法把各模块连接起来。本设计中, 参数 N 和[ SEL] 分别取 12 和 1 ,则实现 11. 5 的半整数分频 ,如图 4 所示, o utclk 是 inclk 的 11. 5 分频 , outclk_1是 inclk 的 23 分频; 如果在参数设定时 N 值保持不变 ,仍为 12 ,[ SE L] 改成 0 , 则实现 12 的整数分频,如图 5 所示, outclk 是 inclk 的 12 分频 , outclk_1 是inclk 的 24 分频 。因此输出和输入的频率关系可以通过调节内部参数 N 及 SEL 的值而改变, 轻松实现 1. 5 ～ 255 的整数及半整数分频
现 场 可 编 程 门 阵 列 ( Field Prog rammable GatesArray , FPGA) 是可编程逻辑器件 , 是在 PA L, GA L等逻辑器件基础上发展起来的。同以往的 PA L, GA L相比 ,FPG A的规模比较大 , 适合于时序、 组合等逻辑电路的应用。他可以替代几十甚至上百块通用 IC芯片。这种芯片具有可编程和实现方案容易改动等特点。由于芯片内部硬件连接 关系的 描述 可以 存放在 磁盘 , RO M , PRO M 或EPROM中 , 因而在可编程门阵列芯片及外围电路保持不动的情况下 , 换一块 EPROM 芯片 , 就能实现一种新的功能。 他具有设计开发周期短、 设计制造成本低、 开发工具先进、 标准产品无需测试、 质量稳定以及可实时在线检验等优点 , 因此 , 可广泛应用于产品的原型设计和产品生产之中。几乎所有应用门阵列、 PLD和中小规模通用数字集成电路的场合均可应用 F PG A器件。 在现代电子系统中 ,数字系统所占的比例越来越大。系统发展的趋势是数字化和集成化 ,而 FPGA作为可编程 A SIC(专用集成电路 )器件 , 他将在数字逻辑系统中发挥越来越重要的作用。在数字逻辑电路设计中 , 分频器是一种基本电路 , 通常用来对某个给定频率进行分频 , 得到所需的频率。 根据不同设计的需要 , 会遇到偶数分频、 奇数分频等 , 有时会要求等占空比 , 有时要求非等占空比。对于偶数分频及非等占空比的奇数分频 , 实现较为简单。但对等占空比的奇数分频实现较为困难。 N 分频器正常是利用 N 计数器来实现的 , 也可以采用周期插入的方法 , 为了获得 50% 的占空比, 奇数分频时需预先对时钟脉冲进行倍频, 也可以采用双边沿触发器构成的双边沿计数器实现
对于 2N 分频 , 可以方便地用模 N 的计数器与一个T′ 触发器 (二分频器 ) 来简单实现 50% 占空比分频输出。而对于 2N - 1的奇数分频 , 为了获得 50 % 占空比的输出信号 , 采用触发前移半个周期的方式来剔除半个脉冲周期 , 称这种方法为脉冲周期剔除法
在计数器计到第 N 个脉冲时 , 只计数半个脉冲宽度 ,即把触发时刻前移半个周期 , 这样就可以得到半周期为N～ 0. 5时钟的分频信号了计数器触发边沿前移可以通过时钟信号反相来实现 ,时钟信号 CP与反相控制信号 Q的异或: CP′ = CP Q+CPQ ,当 Q= 1时 , CP′ = CP, 即时钟反相。对于奇数分频 ,当 N 计数器进位时 ,需对时钟 CP进行反相 , 所以反相控制信号 Q可以由以下状态方程式给出:n+Q1= ( OddCN Q n + OddCN Q n ) CP′ ( 1)
综合前述 ,利用脉冲周期剔除法可实现分频系数 K =2N- Odd (N = 2, 3, 4… ; Odd= 0, 1) 的 50 % 占空比整数分频
从脉冲周期剔除法原理可知 ,整数分频电路 (q= 50 % )由一个模 N 计数器、 T′ 触发器、 时钟反相控制电路及一个用于反相的异或门等构成
反相控制电路的逻辑关系由式 ( 1) 给出 , 模N 计数器采用模可变计数器通过外部控制来实现 ,或采用可配置计数器通过配置字来实现。该分频器可以方便地用V HDL等硬件描述语言来描述 , 并综合下载到 FPG A /CPLD上来实现
